Дата публикации: 2012

Дата публикации в реестре: 2020-03-03T07:04:19Z

Аннотация:

Описывается один из возможных вариантов ускорения процесса верификации цифровой синхронной ИС в среде смешанного моделирования, поддерживающей язык SystemC, за счет использования FPGA прототипа ИС вместо ее HDL модели.

Тип: Article