Верификация проектов и построение тестов контроля СБИС на уровне RTL

Золоторевич, Л. А.

Верификация проектов и построение тестов контроля СБИС на уровне RTL

Дата публикации: 2011

Дата публикации в реестре: 2020-03-03T07:04:05Z

Аннотация:

Рассматриваются особенности верификации проектов и построения тестов контроля цифровых устройств и систем, описанных на языке VHDL. Предлагается метод верификации проектов и направленного построения тестов контроля сверхбольших сложнофункциональных интегральных схем, представленных на уровне межрегистровых передач на языке VHDL. Метод основан на описании операций объекта функциями разрешения и сведении задачи к решению КНФ – выполнимости полученной системы булевых функций. Решается также задача верификации проектов на уровне RTL путем моделирования системы на заданном тесте.

Ключевые слова:
материалы конференций, ИТС, доклады, верификация проектов, СБИС, проектирование СБИС, тесты контроля СБИС

Тип: Article